韬定律，来自华为的冷眼

作者 | 荣智慧 编辑 | 向现

5月25日，华为芯片业务负责人何庭波在IEEE国际电路与系统研讨会上，给出了一份华为芯片制造的新路线图，核心叫“韬定律”（Tau Scaling Law）。

华为的目标是，在2031年之前，基于韬定律设计的半导体，将实现台积电、三星届时的量产水平，即等效1.4nm制程。

金融市场率先疯狂，当天散户和游资带动“科创50”单日收涨5.88%，近60只概念股涨停。

舆论也随之疯狂，称韬定律是“物理奇迹”者有之，是“营销话术”者亦有之。

华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”/图源：人民日报（摄影：林渊）

冷静地看，韬定律是华为在先进制程严重受限、后摩尔时代“摩尔定律”经济边际效应迅速递减的背景下，做出的一个令人击节赞叹的工程理论创新。

硬要用个“不恰当”比喻的话，就像美国非要筑起一道道光刻机、先进制程芯片的高墙，华为就搞“地道战”，让电路走垂直空间。

韬定律深刻意义在于“乾坤大挪移”。技术上，它是把射频芯片的“套路”一定程度上挪到数字芯片上；战略上，它把EUV光刻机的难题转移到国产3D生态上。

难题换了一组，但难度也没有降低。

不过，从中国半导体产业角度去看，这确实是一件好事，应了中国那句老话“塞翁失马，焉知非福”。

2019年美国制裁华为，以及此后屡屡加码的对华科技战、贸易战、关税战，真的成为中国科技转型升级、换道赛车、自强不息的最佳动力。

韬定律，就像是华为瞟向打压者的、令人不寒而栗的冷眼。

韬定律是什么？

统治半导体行业60多年的摩尔定律，追求的是晶体管尺寸越小越好，也叫“几何微缩”。韬定律追求的是，信号传播越快越好，也叫“时间缩微”。

要理解韬定律，先要理解芯片是如何工作的。

芯片工作的原理，就像一个由几亿个百叶窗组成的巨大玻璃墙，太阳光（电子）要么穿过百叶窗，要么被挡住。光线穿过百叶窗，讯号是1；被挡住，讯号是0。几亿个百叶窗以极快的速度集体开合时，就能在玻璃墙后投射出复杂的信息。

何庭波论证的逻辑是，过去60多年，缩小晶体管“有用”，原因在于通路小了、讯号传递也就更快了。小和快是“一体两面”的。而现在摩尔定律“撞墙”，晶体管小到只有几十个原子的宽度，再小的话，电子就要瞎跑了，那么传输讯号的功能也就没了。

要重新理解摩尔定律，何庭波将她的思路表述为：不再关注能否继续缩小晶体管，关注能否继续缩短系统时间。

5月25日，何庭波在2026国际电路与系统研讨会上/新华社发

也就是说，甭管晶体管大小，看讯号传递速度就完事了。而讯号传递，绝对是华为的“看家本领”——华为又可以在熟悉的领域钻研熟悉的事情。

其中关键量是时间常数τ，代表芯片内部讯号完成一次状态切换所需的时间。τ越小，时间延迟越低，运算越快，能效就越高。

由此，韬（τ）定律的含义是，把时间的压缩作为微电子演进的新“定律”。

还有一个“谐音梗”小故事。因为定律最早由何庭波提出，华为内部常称其为“何式定律”，而读音上“He’s Law”与“Her’s Law”十分接近，韬定律也就被“转译”为Her’s Law叫开了。

韬定律的实现靠系统集成，从器件、电路、芯片和系统四个方向入手。其中，主要看电路层的“逻辑折叠”。以前电路都是平铺在二维平面，“逻辑折叠”要把电路“折”到垂直方向。想等效1.4nm的话，键合间距要小于2微米。

图源：人民日报

另一个考验技术的是系统层的通信连接，要把通信延迟从30—50微秒级别压倒100纳秒（约降低500倍）。

由于技术难度极大，何庭波在会议上给出了一颗“定心丸”，说过去6年有381款芯片是根据韬定律制造出来的，覆盖了手机、通信、汽车、AI计算，以证明韬定律不是停留在纸面上的理论论证，已经具备了“量产”能力。

怪不得2025年华为创始人任正非接受采访时说，“我们单芯片还是落后美国一代，我们用数学补物理、非摩尔补摩尔，用群计算补单芯片，在结果上也能达到实用状况。”

“非摩尔补摩尔”，是一次对韬定律的“剧透”。

韬定律“妙”在何处？

韬定律的原理有了，但要理解它的价值，还需要回答两个问题：一是它和3D堆叠有什么区别，二是它究竟“妙”在什么地方。

半导体的“3D堆叠”是行业最著名的发明之一。它在1980年代商业化，那时手法很粗糙，就是把两块芯片用胶水上下粘在一起，芯片内部没打通，靠外部连接的“金属线”（Wire Bonding）传输讯号。

后来办法改进，不用外部接线，靠“打孔”填入金属导体，上下堆叠的芯片垂直“对接”。内存企业将其发扬光大，叠到二三百层不在话下。

21世纪20年代，英特尔、AMD都做到了“晶圆异质整合”技术，把内存和CPU叠在一起，打破“内存墙”，减少数据来回“跑”的过程。

换言之，3D堆叠是物理手段，利用空间换时间。

Cadence发布的3D-IC

那么问题来了，韬定律也是空间换时间，它们的区别到底在哪里？

可以说，3D堆叠缩短的时间，是宏观时间。而韬定律缩短的时间，是微观时间。

3D堆叠解决的是模组之间的通讯问题。本来DRAM在10厘米外，CPU要数据，讯号就要在跑过这10厘米。现在两者叠在一起，距离就从厘米级缩短到微米级。

韬定律，特别是其中“逻辑堆叠”部分，解决的是单个核心内部的电路通讯问题，即把逻辑电路“折叠”起来，用纳米线直接对接，缩短路径长度，提高电路的运作效率。

如果说3D堆叠像是“物流”的优化，拉近两个目标，其间“修高铁”；那么韬定律可能比较像进入芯片的“大脑”，让原本有距离的神经元得以面对面直接“沟通”。

这也就引出了韬定律“范式转移”的真正意义，它实际是把射频芯片的时域概念，放到了数字芯片上。

图源：图虫·创意

射频芯片每天做的事，就是处理几GHz或者几十GHz的高频讯号。对于射频工程师来说，没有绝对的0和1，只有波形、反射、衰减和时间常数（τ）。

射频芯片特别看重“群延迟”（Group Delay），不追求塞进多少晶体管，就追求在特定频率下，如何以最快的速度、最少的失真，把一组讯号从A点传到B点。

所以，韬定律之“妙”，就妙在把射频芯片的这套本事，挪到数字芯片上。再回头看刚才玄之又玄的“逻辑折叠”，本质是“数学”上的改革——计算如何通过改变空间拓扑，把关键路径上的时间常数τ降到最低。

任正非说“用数学补物理”，也是一句“剧透”。

总之，华为能提出韬定律，与它的基因密不可分。毕竟华为是做通讯起家的，在高频类比、射频、电磁场计算领域的技术积累，几乎没有对手。

“乾坤大挪移”

话说回来，物理世界没有免费的午餐。

逻辑堆叠首先面临“热平衡”灾难。垂直堆叠导致单位面积功耗密度呈几何级暴增，功耗墙比平面芯片来得更早。何庭波承认，“热问题跨越了12个数量级”。

其次是工艺和良率黑洞。

异质晶圆键合，工艺门槛特别高。铜焊盘表面粗糙度<0.5nm，键合对准精度<50nm，洁净室ISO 3级。1微米颗粒可导致10毫米直径的键合空洞。中国现有先进封装产线的能力上限距此还有距离。同时，电气参数差异远大于单晶圆内部差异，时序极难收敛。

最艰难的是，EDA工具链和其他生态面临着断层。

主流的EDA工具还停留在2D平面时代，但3D设计要把时序、热、电源完整性、信号完整性和机械应力放在三维空间里通盘考虑，产业链必须要跟着华为，在上下游重构出一套全新的3D生态才行。

在这个意义上，韬定律实际是把EUV光刻机卡脖子的难题，“乾坤大挪移”到3D生态上去了。难题换了一组，但难度也没有降低。

5月25日，何庭波在2026国际电路与系统研讨会上/新华社发

不过，从中国半导体产业角度去看，这确实是一件好事。从设备到材料，新的“制造清单”已经出现，就看中国企业怎么去接“军令状”、打这一场硬仗。

当然，“乾坤大挪移”是华为不得不走的路，而掌握先进制程技术的企业，有更好的工艺水平加成，韬定律也不是魔法，未必能完全拉平工艺差距。

另外，韬定律及其方案，在AI数据中心上释放的红利，将远大于消费电子端。

毕竟手机、计算机比较小，处理的往往是突发性、串行的任务，比如打开APP、刷网页。而数据中心更需要芯片与芯片、芯片与内存之间的讯号传输，空间也更大，可以暴力散热，而且芯片面积越大、缩短时间常数的作用就越大，对提高大芯片性能有决定性意义。

另外，AI数据中心的商业回报更大，成本承受力也强。只要芯片能提升30%的算力效率，降低20%功耗，哪怕贵一倍也有的是人买，因为电费和训练时间节约下来了。

其实，摩尔定律失效，已经喊了好多年。只是依赖“改良”过去的路径，台积电等企业依然利润高昂，也就不会探索摩尔定律之外的可能。

而华为饱受美国及盟友的打击，先进制程工艺被锁死，不得已绕开摩尔定律，探索新的领域，打开了新的天地——堪称“塞翁失马焉知非福”的现实演绎。

今年秋季，华为新款旗舰手机的麒麟芯片，将迎来韬定律曝光后的首次公开实测。这可能是韬定律“亮相”的第一步，真正的“战斗”，还在后面的AI算力竞争上。

文中首图来源于视觉中国，封面为AI创意图（依一 制）